多模式開關電源控制芯片的低功耗設計與實現

摘要：針對降低多模式開關電源控制芯片在輕載與待機工作模式下功耗，提高其全負載條件下工作效率的需要，提出一種開關電源控制芯片供電系統的設計方案，實現了其在啟動、關斷、重載、輕載以及待機等各種工作情況下的高效率低功耗工作。該供電系統主要包括欠壓鎖定電路、數字模塊電源單元和兩種不同的模擬模塊電源單元，以及狀態測試模塊和模式控制邏輯單元，能夠實現電源的上電、掉電控制，同時能夠依據電源的負載條件控制各模塊的開通關斷以實現低功耗工作。該系統已使用于綠色多模式反激式開關控制器的設計中，取得了提高電源效率、降低待機功耗的作用。芯片采用1.5umBiCMOS工藝設計制成。探測聲明，所設計電源的各項指標均已達到設計要求。

引言

開關電源的效率與功耗已成為設計師關注的焦點，而多模式控制已經成為電源控制芯片中高效率低功耗設計的主流趨勢。

所謂多模式控制就是在開關電源的工作中依據負載情況的不同采用不同的控制策略，以降低其功耗，提高效率。它是針對常用開關電源在輕載和待機條件下效率低的特點提出的，其設計思想可描述為：在重載下采用PWM模式，以發揮其重載下效率高的優勢；在輕載下采取PFM模式，通過降低開關頻率來降低功耗；而在極輕載條件下（待機模式下）則采取BURST模式來降低功耗。

目前，由于能源緊缺，國際國內均對降低用電設備的輕載和待機功耗給予了極大留意。應指出的是，傳統的多模式控制策略雖然改善了開關電源的輕載與待機效率，但未對控制芯片本身的靜態功耗予以足夠的重視，考慮到家電、辦公設備等設備數量巨大，倘能將控制芯片的靜態電流由毫安級降低一至兩個數量級，其節電效能就十分可觀。

文中給出一種低功耗開關電源控制芯片供電系統的設計并予以實現，其特點是可以降低控制芯片在輕載與待機模式下的功耗。

針對當前使用廣泛的系統芯片的需要，分別設置了一個數字模塊供電單元和兩個模擬模塊供電單元，其中一個模擬模塊供電單元專門用于在重載條件下為控制模塊供電，而在輕載和待機模式下則被關斷，以降低芯片的靜態功耗。

1系統與電路設計

1.1系統構成

整個系統的構成如圖1所示。系統中包括一個欠壓鎖定電路（UVLO，Undervoltagelockout），用于保證電路在適宜的電壓范圍內正常工作；一個帶隙基準電壓源和一個專為數字模塊供電的電壓源（記為VDD_D），分別為芯片提供基準偏置和數字部分的電源。詳盡構成時此兩模塊蘊含在UVLO模塊內。兩個電壓調整器（REGULATOR）分別萌生一個5V和一個4.3V的穩定電壓，其中5V穩定電壓源輸出記為REG，用于在重載時為控制器供電（輕載時關斷）；4.3V穩定電壓源輸出記為VDD_AD，用于輕載時的供電。當然，必要時還可以利用帶隙基準萌生更多不同的電壓以滿足復雜控制模式的需要。

圖1電源系統框圖

此外，本設計中還設置了一個REF-OK模塊來判斷上電后電源系統是不是已進入正常工作狀態。

1.2欠壓鎖定電路的設計

欠壓鎖定電路又稱UVLO，見圖2.圖中VDD為芯片外部供電電源，設計值為12V.欠壓鎖定電路的窗口設置為7~9.5V，即上電后電壓上升到大于9.5V時芯片開始正常工作，而當供電電壓小于7V時芯片停止工作。考慮到欠壓鎖定電路在電源控制芯片中的緊要性，設計給出了兩種實現方案，并對兩種控制策略的性能進行了分解與比較。

圖2兩個比較器實現的欠壓鎖定電路

圖2給出第一種欠壓鎖定電路的原理圖，稱為U-VLO1，這是用兩個比較器實現的欠壓鎖定電路。VDD是外部供電電壓源，K1、K2是小于1的常數，且K1》K2，VREF為1.25V帶隙基準電壓，LATCH是由兩個反相器組成的鎖存器。圖中標的UVLO_out代表欠壓鎖定信號，狀態設置是UVLO_out=0時有效。

電路的工作原理可簡述如下：12V供電電壓可在VDD比較低時建立一個PTAT（ProportiONaltoabsolutetemperature）電流源，然后利用其建立起帶隙基準電壓源；當VDD由0上升時，帶隙基準電壓r首先建立，此時兩個比較器的輸出為低電位，P1導通，輸出為高電位；當K1VDD大于r時，COMP1輸出跳變，N1管導通，鎖存器鎖存上一個信號，UVLO為高電位（留意其為低電位有效）；當K2VDD大于VREF時，N2導通，則UVLO-out為低電位，使能其他模塊；隨著VDD減小，K2VDD首先小于VREF，N2關斷，則鎖存器鎖存信號，UVLO-out保持；當VDD減小到K1VDD小于VREF時COMP1跳變，P1導通，N1關斷，則輸出UVLO-out為高電位，關斷整個控制芯片。

表1UVLO的狀態對應表

另一個方案是利用一個比較器實現的UVLO電路，稱UVLO2.該電路的特點是通過外部遲滯實現了欠壓鎖定功能，可使用于高壓和低壓場合，如圖3.電路的工作原理如下：當VDD由0上升到一個比較小的值時，帶隙基準電壓VREF首先建立，當VDD上升到：

時，比較器開始跳變，N1關斷，UVLO-out為0，使能整個控制芯片。當外部電源電壓開始減小到：

時，比較器跳轉，N1開通，UVLO-out開始變l.通過合理設置R1、R2、R3值就可以使VDD1=9.5V，VDD2=7V，即VDD上升到9.5V時UVLO輸出為零，芯片正常工作；VDD下降到7V時芯片停止工作。

圖3用外部遲滯實現的欠壓鎖定電路

兩種方案的工作特性對比結果如表2所列。需要指出的是，若筆直用門電路實現施密特觸發，由于的工藝離散性，將使觸發電壓難以準確控制。

表2兩種欠壓鎖定電路比較

經比較可知，UVL02結構較為簡單，面積小，啟動電流小，有利于降低功耗。因此，本設計最終采用了UVL02方案。此外，為最大限度減小功耗，設計中將帶隙基準電壓、數字電源和欠壓鎖定電路集成在一起。詳盡電路圖見圖4。

圖4欠壓鎖定和數字電源的詳盡電路圖

圖中利用帶隙基準電壓加上四個二極管連接的三極管萌生一個大于4V的電壓，然后經過M0S管萌生一個約莫2.65V左右的電壓。這個電壓在基準電壓建立后就萌生了，主要用于為欠壓鎖定電路的數字部分供電，并且擔任了為整個系統的數字電路供電的任務。

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